威盛筆試經(jīng)驗(yàn)
應(yīng)屆畢業(yè)生筆試頻道 為大家送上一份筆試經(jīng)驗(yàn)
先說說題目吧
第一題：給你一堆邏輯門再給你一個(gè)邏輯表達(dá)式，讓你用這些門實(shí)現(xiàn)這個(gè)表達(dá)式
第二題：關(guān)于時(shí)鐘域的，要求把一個(gè)時(shí)鐘域中的信號(hào)傳遞到另外一個(gè)時(shí)鐘域中
第三題：畫出三分頻1：1的電路圖
第四題：用pmos和nmos搭出一個(gè)表達(dá)式，表達(dá)式中只有與和或
第五題：兩個(gè)verilog代碼，問哪個(gè)編譯的時(shí)候會(huì)產(chǎn)生latch，如何修改才能去掉
第六題：給你個(gè)邏輯電路圖，問會(huì)有什么問題，該如何修改
第七題：給一個(gè)電路圖，問如何修改才能使功耗最低，但功能不變
第八題：給一個(gè)電路圖，兩個(gè)flip－flop，兩個(gè)邏輯門竄聯(lián)，輸出信號(hào)反饋回來
已知門的延時(shí)和flip-flop所加時(shí)鐘的skew
問正常工作的時(shí)鐘需要滿足什么條件
第九題：忘記了，誰(shuí)補(bǔ)充一下吧
第十題：畫出計(jì)算機(jī)體系結(jié)構(gòu)簡(jiǎn)圖
第十一題：?jiǎn)柕氖龟P(guān)于虛擬內(nèi)存和物理內(nèi)存
再說說感受：
1、我碩士做一些數(shù)字電路的.設(shè)計(jì)和仿真，用vhdl多一些，這個(gè)職位和我碩士的工作不是
很
對(duì)口，但是上海沒有邏輯的職位，因此就申了這個(gè)
2、via嚴(yán)重鄙視vhdl，寫代碼的讀代碼的全部是verilog
3、該職位要求有比較扎實(shí)的數(shù)字電路知識(shí)
4、要求對(duì)個(gè)人計(jì)算機(jī)的結(jié)構(gòu)和原理有一定的認(rèn)識(shí)
5、題目比較有針對(duì)性，應(yīng)該是針對(duì)他們工作的需要，因此只要有一部分會(huì)做就可以了，
好累啊～
【威盛筆試經(jīng)驗(yàn)】相關(guān)文章：
07威盛筆試題目11-13
往年威盛電子筆試題07-24
威盛公司軟件C++工程師筆試題11-22
筆試經(jīng)驗(yàn)：筆試內(nèi)容準(zhǔn)備09-02
故宮筆試經(jīng)驗(yàn)05-07
銀監(jiān)會(huì)筆試經(jīng)驗(yàn)12-18
招商筆試經(jīng)驗(yàn)12-18
微軟筆試經(jīng)驗(yàn)12-07
求職筆試經(jīng)驗(yàn)12-07