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CAN總線中循環(huán)冗余校驗(yàn)碼的原理及其電路實(shí)現(xiàn)
摘要：在CAN網(wǎng)絡(luò)中傳輸攝文時(shí)，噪聲干擾或傳輸中斷等因素往往使接收端收到的報(bào)文出現(xiàn)錯(cuò)碼。為了及時(shí)可靠地把報(bào)文傳輸給對(duì)方并有效地檢測錯(cuò)誤，需要采用差錯(cuò)控制。詳細(xì)介紹了CAN總線中循環(huán)冗余校驗(yàn)碼的差錯(cuò)控制原理及其實(shí)現(xiàn)方法。在CAN系統(tǒng)中為保證報(bào)文傳輸?shù)恼_性，需要對(duì)通信過程進(jìn)行差錯(cuò)控制。目前常用的方法是反饋重發(fā)，即一旦收到接收端發(fā)出的出錯(cuò)信息，發(fā)送端便自動(dòng)重發(fā)，此時(shí)的差錯(cuò)控制只需要檢錯(cuò)功能。常用的檢錯(cuò)碼兩類：奇偶校驗(yàn)碼和循環(huán)冗余校驗(yàn)碼。奇偶校驗(yàn)碼是一種最常見的檢錯(cuò)碼，其實(shí)現(xiàn)方法簡單，但檢錯(cuò)能力較差；循環(huán)冗余校驗(yàn)碼的編碼也很簡單且誤判率低，所以在通信系統(tǒng)中獲得了廣泛的應(yīng)用。下面介紹CAN網(wǎng)絡(luò)中循環(huán)冗余校驗(yàn)碼（即CRC碼）的原理和實(shí)現(xiàn)方法。
1 CRC碼檢錯(cuò)的工作原理
CRC碼檢錯(cuò)是將被處理報(bào)文的比特序列當(dāng)作一個(gè)二進(jìn)制多項(xiàng)式A（x）的系數(shù)，該系數(shù)除以發(fā)送方和接收方預(yù)先約定好的生成多項(xiàng)式g(x)后，將求得的余數(shù)P(x)作為CRC校驗(yàn)碼附加到原始的報(bào)文上，并一起發(fā)給接收方。接收方用同樣的g(x)去除收到的報(bào)文B(x)，如果余數(shù)等于p(x)，則傳輸無誤（此時(shí)A（x）和B(x)相同）；否則傳輸過程中出錯(cuò)，由發(fā)送端重發(fā)，重新開始CRC校驗(yàn)，直到無誤為止。
上述校驗(yàn)過程中有幾點(diǎn)需注意：①在進(jìn)行CRC計(jì)算時(shí)，采用二進(jìn)制（模2）運(yùn)算法，即加法不進(jìn)位，減法不借位，其本質(zhì)就是兩個(gè)操作數(shù)進(jìn)行邏輯異或運(yùn)算；②在進(jìn)行CRC計(jì)算前先將發(fā)送報(bào)文所表示的多項(xiàng)式A(x)乘以xn，其中n為生成多項(xiàng)式g(x)的最高冪值。對(duì)二進(jìn)制乘法來講，A(x)·xn就是將A(x)左移n位，用來存放余數(shù)p（x），所以實(shí)際發(fā)送的報(bào)文就變?yōu)锳（x）·xn p(x)；③生成多項(xiàng)式g(x)的首位和最后一位的系數(shù)必須為1。
圖1為CRC校驗(yàn)的工作過程。
目前已經(jīng)有多種生成多項(xiàng)式被列入國際標(biāo)準(zhǔn)中，如：CRC-4、CRC-12、CRC-16、CCITT-16、CRC-32等。CAN總線中采用的生成多項(xiàng)式為g(x)=x15 x14 x10 x8 x7 x4 x3 1�？梢钥闯觯珻ANU叫線中的CRC校驗(yàn)采用的多項(xiàng)式能夠校驗(yàn)七級(jí)，比一般CRC校驗(yàn)（CRC-4、CRC-12、CRC-16等）的級(jí)數(shù)（二～五級(jí)）要高許多，因而它的檢錯(cuò)能力很強(qiáng)，誤判率極低，成為提高數(shù)據(jù)傳輸質(zhì)量的有效檢錯(cuò)手段。
圖2 產(chǎn)生CRC校驗(yàn)碼的硬件電路
2 CRC碼的電路實(shí)現(xiàn)
2.1 硬件電路的特點(diǎn)
在CAN總線中為了產(chǎn)生CRC碼，硬件電路除了具有復(fù)位和時(shí)鐘信號(hào)以外，還需要以下兩個(gè)控制信號(hào)的參與：①填充位解除信號(hào)destuff，它的有效邏輯值是1；②CRC檢驗(yàn)的使能信號(hào)enable，有效邏輯也為1。該硬件電路的特點(diǎn)是采用選擇器和反相器代替?zhèn)鹘y(tǒng)設(shè)計(jì)中用的異或門，既實(shí)現(xiàn)了比較功能，又降低了生產(chǎn)成本，同時(shí)也為工程師們提供了一種新的設(shè)計(jì)思路。
2.2 硬件電路圖
圖2即為實(shí)現(xiàn)CRC碼的硬件電路圖。
圖中需要說明的幾點(diǎn)如下：①使能信號(hào)和填充位解除信號(hào)省略；②crcnxt代表的邏輯值為輸入報(bào)文序列和CRC寄存器的最高位異或的結(jié)果；
③標(biāo)號(hào)0～14所指示的為15位CRC寄存器，上升沿觸發(fā)；④標(biāo)號(hào)1～6所指示的為選擇器和反相器的組合邏輯，實(shí)現(xiàn)異或功能，該選擇器的邏輯功能為Y=AB AC，具體結(jié)構(gòu)如圖3所示。
2.3 電路工作過程
從以上分析可知：①當(dāng)enable=0時(shí)，CRC清0；②當(dāng)enable=1、destuff=1時(shí)，進(jìn)行正常CRC計(jì)算；③當(dāng)enable=1而destuff=0時(shí)，正在解除填充時(shí)，數(shù)據(jù)暫停傳送。
在各個(gè)控制信號(hào)均有效時(shí)，輸入報(bào)文的每一位都是和CRC寄存器的最高位相異和后移入最低位，同時(shí)寄存器的第13、9、7、6、3、2位均和其最高位異或，結(jié)果分別左移一位；其它未進(jìn)行異或操作的寄存器位值也分別左移一位，直到報(bào)文的每一位都移入CRC寄存器為止，此時(shí)寄存器中的值取為計(jì)算得到的CRC碼。
如果報(bào)文的比特序列長度為16，則需要左移16次才能對(duì)報(bào)文的每一位均進(jìn)行處理。如果以Ck表示CRC寄存器的第k位位值、Ck'表示移位后的第k位位值（k=0,1,2,3……15），則移位規(guī)律見表1。
表1 移位規(guī)律表
3 CRC校驗(yàn)碼的軟件實(shí)現(xiàn)
CRC校驗(yàn)用軟件實(shí)現(xiàn)起來非常方便。鑒于目前的資料中介紹的方法多使用C語言、匯編語言等實(shí)現(xiàn)，而缺乏用硬件描述語言實(shí)現(xiàn)，這里給出CRC碼的Verilog HDL之行為級(jí)描述程序。
本程序在Verilog_XL下編譯通過，同時(shí)在Synopsis上成功進(jìn)行了綜合及優(yōu)化。
//用Verilog HDL實(shí)現(xiàn)CRC碼
module crc(clk,rst,enable,destuff,datain,crc)；
input clk;
input rst;
input enable;
input destuff;
input datain;
ou
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