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基于FPGA的直接數(shù)字頻率合成器的設(shè)計(jì)和實(shí)現(xiàn)
摘要：介紹了利用Altera的FPGA器件（ACEX EP1K50）實(shí)現(xiàn)直接數(shù)字頻率合成器的工作原理、設(shè)計(jì)思想、電路結(jié)構(gòu)和改進(jìn)優(yōu)化方法。直接數(shù)字頻率合成（Direct Digital Fraquency Synthesis,即DDFS，一般簡稱DDS）是從相位概念出發(fā)直接合成所需要波形的一種新的頻率合成技術(shù)。
目前各大芯片制造廠商都相繼推出采用先進(jìn)CMOS工藝生產(chǎn)的高性能和多功能的DDS芯片（其中應(yīng)用較為廣泛的是AD公司的AD985X系列），為電路設(shè)計(jì)者提供了多種選擇。然而在某些場合，專用的DDS芯片在控制方式、置頻速率等方面與系統(tǒng)的要求差距很大，這時如果用高性能的FPGA器件設(shè)計(jì)符合自己需要的DDS電路就是一個很好的解決方法。
ACEX 1K是Altera公司著眼于通信、音頻處理及類似場合的應(yīng)用而推出的FPGA器件芯片系列，總的來看將會逐步取代FLEX 10K系列，成為首選的中規(guī)模器件產(chǎn)品。它具有如下特點(diǎn)：
（1）ACEX 1K采用查找表（LUT）和EAB（嵌入式陣列塊）相結(jié)合的結(jié)構(gòu)，特別適用于實(shí)現(xiàn)復(fù)雜邏輯功能存儲器功能，例如通信中應(yīng)用的數(shù)字信號處理、多通道數(shù)據(jù)處理、數(shù)據(jù)傳遞和微控制等。
（2）典型門數(shù)為1萬到10萬門，有多達(dá)49152位的RAM（每個EAB有4096位RAM）。
（3）器件內(nèi)核采用2.5V電壓，功耗低，能夠提供高達(dá)250MHz的雙向I/O功能，完全支持33MHz和66MHz的PCI局部總線標(biāo)準(zhǔn)。
（4）具有快速連續(xù)式延時可預(yù)測的快速通道互連（Fast Track）；具有實(shí)現(xiàn)快速加法器、計(jì)數(shù)器、乘法器和比較器等算術(shù)功能的專用進(jìn)位鏈和實(shí)現(xiàn)高速多扇入邏輯功能的專用級連接。
ACEX EP1K50具有典型門數(shù)50000門，邏輯單元2880個，嵌入系統(tǒng)塊10個，完全符合單片實(shí)現(xiàn)DDS電路的要求。因此采用它設(shè)計(jì)DDS電路，設(shè)計(jì)工具為Altera的下一代設(shè)計(jì)工具Quartus軟件。
1 DDS電路工作原理
圖1所示是一個基于的DDS電路的工作原理框圖。
DDS的工作原理是以數(shù)控振蕩器的方式產(chǎn)生頻率、相位可控制的正弦波。電路一般包括基準(zhǔn)時鐘、頻率累加器、相位累加器、幅度/相位轉(zhuǎn)換電路、D/A轉(zhuǎn)換器和低通濾波器（LPF）。頻率累加器對輸入信號進(jìn)行累加運(yùn)算，產(chǎn)生頻率控制數(shù)據(jù)X（frequency data或相位步進(jìn)量）。相位累加器由N位全加器和N位累加寄存器級聯(lián)而成，對代表頻率的2進(jìn)制碼進(jìn)行累加運(yùn)算，是典型的反饋電路，產(chǎn)生累加結(jié)果Y。幅度/相位轉(zhuǎn)換電路實(shí)質(zhì)上是一個波形寄存器，以供查表使用。讀出的數(shù)據(jù)送入D/A轉(zhuǎn)換器和低通濾波器。
具體工作過程如下：
每來一個時鐘脈沖Fclk，N位加法器將頻率控制數(shù)據(jù)X與累加寄存器輸出的累加相位數(shù)據(jù)相加，把相加后的結(jié)果Y送至累加寄存器的輸入端。累加寄存器一方面將在上一時鐘周期作用后所產(chǎn)生的新的相位數(shù)據(jù)反饋到加法器的輸入端，以使加法器在下一時鐘的作用下繼續(xù)與頻率控制數(shù)據(jù)X相加；另一方面將這個值作為取樣地址值送入幅度/相位轉(zhuǎn)換電路（即圖1中的波形存儲器），幅度/相位轉(zhuǎn)換電路根據(jù)這個地址輸出相應(yīng)的波形數(shù)據(jù)。最后經(jīng)D/A轉(zhuǎn)換器和低通濾波器將波形數(shù)據(jù)轉(zhuǎn)換成所需要的模擬波形。
相位累加器在基準(zhǔn)時鐘的作用下，進(jìn)行線性相位累加，當(dāng)相位累加器加滿量時就會產(chǎn)生一次溢出，這樣就完成了一個周期，這個周期也就是DDS信號的一頻率周期。
DDS輸出信號的頻率由下式給定：
Fout=(X/Y) ×Fclk
假定基準(zhǔn)時鐘為70MHz，累加器為16位，則Y=2 16=65536
Fclk=70MHz
再假定X=4096,則
Fout=(4096/65536) ×70=4.375MHz
可見，通過設(shè)定相位累加器位數(shù)、頻率控制字X和基準(zhǔn)時鐘的值，就可以產(chǎn)生任一頻率的輸出。DDS的頻率分辨率定義為：
Fout=Fclk/Y (2)
由于基準(zhǔn)時鐘一般固定，因此相位累加器的位數(shù)就決定了頻率分辨率。如上面的例子，相位累加器為16位，那么頻率分辨率就可以認(rèn)為是16位。位數(shù)越多，分頻率越高。
2 利用FPGA設(shè)計(jì)DDS電路
在用FPGA設(shè)計(jì)DDS電路的時候，相位累加器是決定DDS電路性能的一個關(guān)鍵部分，小的累加器可以利用ACEX器件的進(jìn)位鏈得到快速、高效的電路結(jié)構(gòu)。然而由于進(jìn)位鏈必須位于臨近的LAB（邏輯陣列塊）和LE（邏輯單元）內(nèi)，因此長的進(jìn)位鏈勢必會減少其它邏輯使用的布線資源，同時過長的進(jìn)位鏈也會制約整個系統(tǒng)速度的提高。
另一種提高速度的辦法是采用流水線技術(shù)，即把在一個時鐘內(nèi)要完成的邏輯操作分成幾步較小的操作，并插入幾個時鐘周期來提高系統(tǒng)的數(shù)據(jù)吞吐率。但是流水線技術(shù)比較適合開環(huán)結(jié)構(gòu)的電路，要用在累加器這樣的閉環(huán)反饋的電路中必須謹(jǐn)慎考慮，以保證設(shè)計(jì)的準(zhǔn)確無誤。
綜合考慮后，相位累加器采用進(jìn)位鏈和流水線技術(shù)相結(jié)合的辦法來證明，這樣既能保證較高的資源利用率，又能大幅提高系統(tǒng)的性有和速度。
相位/幅度轉(zhuǎn)換電路是DDS電路中的另一個關(guān)鍵部分，設(shè)計(jì)中面臨的主要問題就是資源的開銷。該電路通常采用ROM結(jié)構(gòu)，相位累加器的輸出是一種數(shù)字式鋸齒波，通過取它的若干位作為ROM的地址輸入，而后通過查表和運(yùn)算，ROM就能輸出所需波形的量化數(shù)據(jù)。
在FPGA（針對Altera公司的器件）中，ROM一般由EAB實(shí)現(xiàn)，并且ROM表的尺寸隨著地址位數(shù)或數(shù)據(jù)位數(shù)的增加成指數(shù)遞增關(guān)系，因此在滿足信號性能的前提條件下，如何減少資源的開銷就是一個重要的問題。在實(shí)際設(shè)計(jì)時我們充分利用了信號周期內(nèi)的對稱性和算術(shù)關(guān)系來減少EAB的開銷。
在實(shí)際設(shè)計(jì)中，根據(jù)項(xiàng)目具體要求，還設(shè)計(jì)了一個系統(tǒng)控制電路。
綜合以上考慮，整個DDS電路的電路結(jié)構(gòu)如圖2所示。
采用Verilog硬件描述語言實(shí)現(xiàn)整個電路，不僅利于設(shè)計(jì)文檔的管理，而且方便設(shè)計(jì)的修改和擴(kuò)充，還可以在不同F(xiàn)PGA器件之間實(shí)現(xiàn)移植。
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