數(shù)字頻率合成器的FPGA實(shí)現(xiàn)
摘要:介紹了DDFS的原理和Altera公司的FPGA器件ACEX 1K的主要特點(diǎn),給出了用ACEX 1K系列器件EP1K10TC144-1實(shí)現(xiàn)數(shù)字頻率合成器的工作原理、設(shè)計(jì)思路、電路結(jié)構(gòu)和仿真結(jié)果。1 概述
1971年,美國(guó)學(xué)者J.Tierncy,C.M.Rader和B.Gold提出了以全數(shù)字技術(shù),從相位概念出發(fā)直接合成所需波形的一種新的頻率合成方法。限于當(dāng)時(shí)的技術(shù)和器件水平,它的性能指標(biāo)尚不能與已有技術(shù)相比,故未受到重視。近30年間,隨著集成電路技術(shù)和器件水平的提高,一種新的頻率合成技術(shù)——直接數(shù)字頻率合成(DDFS)得到了飛速的發(fā)展,它以有別于其它頻率合成方法的優(yōu)越性能和特點(diǎn)成為現(xiàn)代頻率合成技術(shù)中的佼佼者。
隨著微電子技術(shù)的發(fā)展?現(xiàn)場(chǎng)可編程門(mén)陣列?FPGA?器件得到了飛速發(fā)展。由于該器件具有工作速度快,集成度高和現(xiàn)場(chǎng)可編程等優(yōu)點(diǎn),因而在數(shù)字信號(hào)處理中得到了廣泛應(yīng)用,越來(lái)越受到硬件電路設(shè)計(jì)工程師們的青睞。直接數(shù)字頻率合成(DDFS)技術(shù)以其具有頻率分辨率高,頻率變換速度快,相位可連續(xù)線(xiàn)性變化等特點(diǎn),而在數(shù)字通信系統(tǒng)中被廣泛采用。本文基于DDFS的基本原理,給出了利用AL-TERA公司的FPGA芯片(ACEX 1K系列EP1K10TC144-1器件)完成DDFS系統(tǒng)設(shè)計(jì)的具體方法。
ACEX 1K系列器件是Altera公司著眼于通信(如Xdsl?路由器等)、音頻處理及類(lèi)似場(chǎng)合的應(yīng)用而推出的新型芯片系列。ACEX 1K系列器件具有以下特性:
(1)采用查找表(LUT)和EAB相結(jié)合的結(jié)構(gòu)模式,可提供高效低功耗的優(yōu)良性能。因?yàn)椋蹋眨越Y(jié)構(gòu)適用于實(shí)現(xiàn)高效的數(shù)據(jù)通道、增強(qiáng)型寄存器、數(shù)學(xué)運(yùn)算及數(shù)字信號(hào)處理設(shè)計(jì),而EAB結(jié)構(gòu)可實(shí)現(xiàn)復(fù)雜的邏輯功能和存儲(chǔ)器功能。
(2) 密度高,典型門(mén)數(shù)為1萬(wàn)到10萬(wàn)門(mén),有多達(dá)49152位的RAM(每個(gè)EAB有4096個(gè)RAM)。
(3)系統(tǒng)內(nèi)核采用2.5V電壓,I/O腳可支持2.5V/3.5V/5.0V多電壓標(biāo)準(zhǔn);器件功耗低;具有高達(dá)250MHz的雙向I/O功能;完全支持33MHz的PCI總線(xiàn)標(biāo)準(zhǔn);內(nèi)置JTAG邊界掃描電路;不需測(cè)試矢量和掃描鏈即可對(duì)所有器件進(jìn)行100%的功能測(cè)試。
?4?具有快速連續(xù)式延時(shí)可預(yù)測(cè)的快速通道互連(FAST TRACK);能實(shí)現(xiàn)快速加法器、計(jì)數(shù)器和比較器等算術(shù)運(yùn)算功能;具有專(zhuān)用鏈和實(shí)現(xiàn)高速多扇入邏輯功能的專(zhuān)用級(jí)鏈;具有能實(shí)現(xiàn)內(nèi)部三態(tài)總線(xiàn)的三態(tài)仿真;具有多達(dá)6個(gè)全局時(shí)鐘信號(hào)和4個(gè)全局清除信號(hào)。
(5)每個(gè)引腳都有獨(dú)特的三態(tài)輸出使能控制;可編程輸出的壓擺率控制可以減少電平轉(zhuǎn)換產(chǎn)生的噪聲;引腳與引腳間具有用戶(hù)可選的鉗位電路;支持熱插拔操作。
2。模模疲踊驹
DDFS技術(shù)是一種可把一系列數(shù)字量形式信號(hào)通過(guò)DAC轉(zhuǎn)換成模擬量形式信號(hào)的合成技術(shù)。目前使用最廣泛的一種DDFS方式是利用高速存儲(chǔ)器作查尋表,然后通過(guò)高速DAC產(chǎn)生已用數(shù)字形式存入的正弦波。圖1是DDFS的基本原理圖。
2.1 相位累加器
相位累加器由N位加法器與N位累加寄存器級(jí)聯(lián)構(gòu)成。時(shí)鐘脈沖每觸發(fā)一次,加法器便將頻率控制數(shù)據(jù)與累加寄存器輸出的累加相位數(shù)據(jù)相加,然后把相加后的結(jié)果送至累加寄存器的數(shù)據(jù)輸入端。累加寄存器將加法器在上一個(gè)時(shí)鐘作用后所產(chǎn)生的新相位數(shù)據(jù)反饋到加法器的輸入端,以使加法器在下一個(gè)時(shí)鐘的作用下繼續(xù)與頻率控制數(shù)據(jù)相加。這樣,相位累加器在參考時(shí)鐘的作用下將進(jìn)行線(xiàn)性相位累加,相位累加器累加滿(mǎn)量時(shí),就會(huì)產(chǎn)生一次溢出,以完成一個(gè)周期性的動(dòng)作,這個(gè)周期就是DDFS合成信號(hào)的一個(gè)頻率周期,累加器的溢出頻率就是DDFS輸出的信號(hào)頻率。
2.2 相位-幅值轉(zhuǎn)換
用相位累加器輸出的數(shù)據(jù)作為取樣地址來(lái)對(duì)正弦波波形存儲(chǔ)器進(jìn)行相位-幅值轉(zhuǎn)換,即可在給定的時(shí)間上確定輸出的波形幅值。
2.3 數(shù)模轉(zhuǎn)換
通過(guò)DAC可將數(shù)字量形式的波形幅值轉(zhuǎn)換成所要求的合成頻率模擬量形式信號(hào),低通濾波器用于衰減和濾除不需要的取樣分量,以便輸出頻譜純凈的正弦波信號(hào)。
對(duì)于計(jì)數(shù)容量為2N的相位累加器和具有M個(gè)相位取樣的正弦波波形存儲(chǔ)器,若頻率控制字為K,則DDS系統(tǒng)輸出信號(hào)的頻率為:fo=fc×K/2N,而頻率分辨率則為:Δf=fomin=fc/2N。3 基于FPGA的DDFS結(jié)構(gòu)設(shè)計(jì)
圖2是利用DDFS原理設(shè)計(jì)的一個(gè)信號(hào)源發(fā)生器的結(jié)構(gòu)框圖。圖中,FPGA用來(lái)控制輸出波形的頻率、相位和波形的選擇。波形數(shù)據(jù)的存放有兩種形式,一種是將固定波形數(shù)據(jù)存放在EEPROM里,主要有正弦波,三角波,鋸齒波?包括半正弦波,半三角波,半鋸齒波?數(shù)據(jù)。而對(duì)于特殊的波形,則通過(guò)上位機(jī)下載到RAM里,然后從RAM里讀取數(shù)據(jù)。
該系統(tǒng)在工作時(shí),首先由上位機(jī)把控制命令和數(shù)據(jù)參數(shù)通過(guò)USB接口用AT96總線(xiàn)傳給FPGA。如果是固定波形,就從EEPROM中讀取數(shù)據(jù),否則就從RAM中讀取數(shù)據(jù)。數(shù)據(jù)傳送給FPGA后即可等待觸發(fā)信號(hào),觸發(fā)信號(hào)由時(shí)基卡或軟件給出。觸發(fā)信號(hào)到來(lái)之后,就開(kāi)始讀取數(shù)據(jù)并輸出波形。同時(shí)由FPGA給上位機(jī)一個(gè)狀態(tài)位,該狀態(tài)位可用于表示發(fā)送波形是正在發(fā)送,還是已經(jīng)發(fā)送結(jié)束了。
信號(hào)源的輸出頻率范圍分為如下幾檔:0.001Hz~1Hz? 1Hz~10Hz? 10Hz~100Hz;100Hz~200Hz,步進(jìn)為1/1000。之所以分檔控制,是為了保證輸出波形頻率具有更高的精度,在輸出波形頻率較低時(shí)可對(duì)數(shù)據(jù)不抽點(diǎn),頻率較高時(shí)應(yīng)進(jìn)行抽點(diǎn)。要達(dá)到較高的頻率精度,必須利用數(shù)字頻率合成器(DDFS)來(lái)實(shí)現(xiàn)對(duì)輸出波形頻率的控制?并按頻率要求對(duì)相位增量進(jìn)行累加,然后以累加相位值作為地
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