K接口在光纖通信的應(yīng)用論文
【摘要】在互聯(lián)網(wǎng)無線通信系統(tǒng)中，超短波／短波電臺和多頻段電臺對外提供非標(biāo)準(zhǔn)的K接口供用戶數(shù)據(jù)接入使用；傳統(tǒng)的K接口數(shù)據(jù)接入傳輸系統(tǒng)采用雙絞線作為傳輸介質(zhì)，現(xiàn)需要需要將K接口數(shù)據(jù)承載到光纖中進(jìn)行傳輸并與其他常用業(yè)務(wù)進(jìn)行集成，以提高業(yè)務(wù)傳輸效率。
【關(guān)鍵詞】MT9172；K接口；二差分相
引言：
K接口是一種單路有線數(shù)字接口，具有16kb/s、32kb/s、64kb/s、128kb/s等多種工作速率，傳輸過程使用平衡線對以基帶全雙工方式傳輸，信號調(diào)制方式采用二相差分編碼。K接口具有接入方式靈活、抗干擾能力強(qiáng)、業(yè)務(wù)功能多和維護(hù)使用便捷等優(yōu)點(diǎn)。同時，為實(shí)現(xiàn)語音和IP業(yè)務(wù)數(shù)據(jù)以無線的方式接入互聯(lián)網(wǎng)，需要設(shè)計(jì)K接口通信單元與各類電臺進(jìn)行數(shù)據(jù)交互，也為了提高傳輸距離和維護(hù)效率，需設(shè)計(jì)將K接口信息承載到光纖中進(jìn)行通信。
一、研究背景
傳統(tǒng)的K接口業(yè)務(wù)大多承載到RJ45接口上，其采用雙絞線作為介質(zhì)進(jìn)行傳輸，受此影響，在有些情況或環(huán)境中用k接口傳輸設(shè)備，不能用實(shí)線接入比如要求屏蔽、要求電磁防護(hù)等級高的場所；而尤其兩個k口設(shè)備間距離遠(yuǎn)，存在傳輸速率下降或不能聯(lián)通的問題，此時用戶終端和系統(tǒng)主機(jī)之間的通信距離超過設(shè)計(jì)保障范圍，不能滿足需要，研究設(shè)計(jì)將K接口業(yè)務(wù)承載到光纖中進(jìn)行傳輸是非常有必要的。
二、研究方法
1、FPGA原理。FPGA芯片主要由7部分完成，分別為：可編程輸入輸出單元（IOB）、基本可編程邏輯單元、完整的時鐘管理、嵌入塊式RAM、豐富的布線資源、內(nèi)嵌的底層功能單元和內(nèi)嵌專用硬件模塊。本方案FPGA采用Spartan-3A系列的XC3S700A，其具有成本低、可靠性高、邏輯資源豐富的特點(diǎn)。其基本屬性為700K邏輯門，1472個CLBs，5888個Slices，92Kb分布式RAM，360kB集成RAM，8個DC-Ms，能夠?yàn)闉楦呷萘�、成本敏感類�?yīng)用提供超低成本、高性能的'邏輯解決方案。2、MT9172芯片原理。K接口的物理層處理采用了數(shù)字網(wǎng)絡(luò)接口芯片MT9172（簡稱DNIC），該芯片采用自適應(yīng)回波抵消技術(shù)，可在單對線路上實(shí)現(xiàn)全雙工數(shù)字傳輸，傳輸速率可選為80kbit/s或160kbit/s，普通的雙絞線傳輸距離可達(dá)4km，與ISDN的2B+D數(shù)據(jù)格式相兼容。其內(nèi)部，具有幀同步析取和時鐘析取能力，可為外部電路提供時鐘。MT9172具有多種操作模式，可通過引腳MSO-2選擇，兩種主要操作模式為MOD（透傳模式）和DN（數(shù)字網(wǎng)絡(luò)）模式。MOD模式速率可選為80/160kbit。在DN模式時，線路按照ISDN（綜合業(yè)務(wù)數(shù)字網(wǎng)）格式傳輸B、D通道數(shù)據(jù)，速率可選為80/160kbit。DN模式時，CD口和DV口為標(biāo)準(zhǔn)的串行總線接口（ST-BUS），并且，在MOD模式，CD口和DV口以80kbit/s或160kbit/s的速率透傳串行數(shù)據(jù)。其他模式包括：主、從、單口、雙口模式，主從模式時，時間基準(zhǔn)和幀同步信號由外部提供或從線路提取。雙口模式時，CD口和DV口都活動，單口模式時，CD口不活動，所有信息通過DV口傳輸。對于線路上兩個DNIC，必須分別設(shè)置為主、從，MOD模式下只有雙口模式。本設(shè)計(jì)中MT9172工作在模式1，為透傳模式（MOD）、主模式。其他配置采用默認(rèn)模式2配置，此時，DNIC速率配置為160kbit/s，預(yù)擾碼器、診斷寄存器復(fù)位等功能全部不使能。其中，時鐘鎖相環(huán)路的時鐘改用了8.092MHz，K口實(shí)際工作于128Kbit/s。系統(tǒng)端DV口及相應(yīng)的時鐘接入FPGA，透明數(shù)據(jù)經(jīng)FPGA處理后分為數(shù)據(jù)和語音，經(jīng)過FPGA內(nèi)部緩存，時隙再分配后由TDM口發(fā)送出去。
三、邏輯設(shè)計(jì)
本設(shè)計(jì)方案中FPGA與MT9172之間通過DV接口進(jìn)行全雙工串行數(shù)據(jù)收發(fā)，該接口的數(shù)據(jù)收發(fā)分別同步于發(fā)送時鐘和接收時鐘，發(fā)送時鐘和接收時鐘由MT9172提供，都為128KBPS。FPGA需要根據(jù)K接口協(xié)議完成與短波電臺／超短波電臺K口間的鏈路同步、環(huán)路信令交互、對透明數(shù)據(jù)按時隙接收、緩存、發(fā)送的工作，設(shè)計(jì)在ISE14環(huán)境下，采用VHDL語言編程實(shí)現(xiàn)。本方案FPGA邏輯功能主要包括：
1）實(shí)現(xiàn)鏈路幀同步，分為同步碼的發(fā)送和接收；
2）實(shí)現(xiàn)鏈路幀數(shù)據(jù)的交織／解交織；
3）實(shí)現(xiàn)環(huán)路信令溝通，并上報連接狀態(tài)；
4）實(shí)現(xiàn)TDM接口的數(shù)據(jù)收發(fā)、時鐘生成。
本設(shè)計(jì)中FPGA邏輯設(shè)計(jì)關(guān)鍵點(diǎn)為鏈路同步檢測、環(huán)路信令溝通和TDM數(shù)據(jù)收發(fā)。鏈路同步檢測中關(guān)鍵設(shè)計(jì)包括數(shù)據(jù)接收寄存器、計(jì)數(shù)器、同步檢測模塊；環(huán)路信令溝通關(guān)鍵設(shè)計(jì)包括環(huán)路信令寄存器、狀態(tài)轉(zhuǎn)換模塊、數(shù)據(jù)FIFO。
結(jié)論：
本方案設(shè)計(jì)將K接口業(yè)務(wù)承載到光纖之中進(jìn)行通信，既保留了K接口原有的接入方式靈活、抗干擾能力強(qiáng)、業(yè)務(wù)功能多和維護(hù)使用便捷等優(yōu)點(diǎn)，又大大延長了傳統(tǒng)K接口在雙絞線中傳輸?shù)耐ㄐ啪嚯x，并提高了抗干擾性，方便用戶進(jìn)行大范圍的使用，符合業(yè)務(wù)IP化的發(fā)展趨勢。
參考文獻(xiàn)
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