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基于TMS320C6701控制多片AD9852的接口電路的設(shè)計
摘要：提出了利用數(shù)字信號處理芯片TMS320C6701控制三片直接數(shù)字頻率合成器AD9852的接口電路設(shè)計方案，重點分析了使多片AD9852同步工作的關(guān)鍵技術(shù)。直接數(shù)字頻率合成器（DDS）因具有頻率轉(zhuǎn)換時間短、頻率分辨率高、輸出相位連續(xù)、可編程控制和全數(shù)字化結(jié)構(gòu)、便于集成等優(yōu)越性能，在雷達(dá)、通信、電子對抗等電子系統(tǒng)中應(yīng)用越來越廣泛。目前，在相控陣?yán)走_(dá)和多路信號波形發(fā)生器等一些應(yīng)用場合，開始出現(xiàn)同時使用多片DDS芯片輸出多路同步信號波形的趨勢。筆者在三通道雷達(dá)中頻信號模擬器的設(shè)計中，使用數(shù)字信號處理芯片TMS320C6701對三片直接數(shù)字頻率合成器芯片AD9852同時進(jìn)行控制的接口電路，研究了對多片AD9852芯片輸出模擬信號實現(xiàn)相位同步的幾項關(guān)鍵技術(shù)。本文就這一接口電路作介紹。
1 AD9852和TMS320C6701簡介
該系統(tǒng)選用的直接頻率合成器是AD公司生產(chǎn)的AD9852，它能產(chǎn)生頻率、相位、幅度可編程控制的高穩(wěn)定的模擬信號。在最高系統(tǒng)時鐘300MHz時，輸出頻率的范圍可達(dá)DC-120MHz，精度可達(dá)1.066μHz，頻率轉(zhuǎn)換速度可達(dá)每秒1×10 8個頻率點；具有14位數(shù)控調(diào)相和12位數(shù)控調(diào)幅功能；具有相移鍵控（PSK）、掃頻功能（CHIRP）和頻移鍵控（FSK）功能。
該系統(tǒng)選用的數(shù)字信號處理芯片（DSP）是TI公司生產(chǎn)的高速浮點TMS320C6701，其內(nèi)部CPU集成了8個并行功能單元，配有32個32位通用寄存器，它在6ns周期時間里最多可同時執(zhí)行8條32位指令，其運算能力可達(dá)1G FLOPS；存儲器尋址空間為32位，可尋址8/16/32位數(shù)據(jù)；有4個自加載的DMA傳輸通道。
2 TMS320C6701與AD9852接口電路
TMS320C6701是本系統(tǒng)的控制中心，其主要功能是將控制信號和信號波形參數(shù)發(fā)送到AD9852內(nèi)部相應(yīng)的控制寄存器，二者的接口電路原理框圖如圖1所示。
對AD9852內(nèi)部控制寄存器可以進(jìn)行并口或串口的讀寫操作。因為AD9852的串口傳輸速率最大僅為10MHz，而并口傳輸速率可達(dá)高達(dá)100MHz，為了提高DSP對AD9852的控制速度，本系統(tǒng)采用了并行接口方式，三片AD9852的8位數(shù)據(jù)總線同時占用DSP數(shù)據(jù)總線的D0～D7位，它們的6位地址總線同時點用DSP地址總線的A2～A7位。由于AD9852器件沒有片選輸入信號。需要利用DSP的寫信號/AWR、片選信號/CE0和高位地址數(shù)據(jù)線的第A21～A20位，并由EPLD對其進(jìn)行譯碼要成WRB NO.1、WRB NO.2和WRB NO.3寫信號，分別控制三片AD9852器件的寫信號WRB，該寫信號負(fù)責(zé)把數(shù)據(jù)總線上的數(shù)據(jù)寫入到AD9852的I/O緩沖寄存器中數(shù)據(jù)總線上數(shù)據(jù)寫入到AD9852的I/O緩沖寄存器中進(jìn)行緩存，這樣就實現(xiàn)了片選不同AD9852芯片目的。
TMS320C6701還控制EPLD產(chǎn)生三片AD9852需要的復(fù)位信號RESET和外部更新時鐘EXT I/O UPDATECLK。為了使三片AD9852和EPLD之間系統(tǒng)時鐘同步，它們的外部參考時鐘REFCLK由同一個50MHz的溫補晶振提供。
3 三片AD9852同步工作的關(guān)鍵技術(shù)
為了實現(xiàn)三片AD9852輸出信號波形相位同步，必須保證所有的AD9852芯片在同一個系統(tǒng)時鐘節(jié)拍下工作，每個AD9852的系統(tǒng)時鐘之間的相位誤差應(yīng)該最大不超過一個周期。AD9852內(nèi)部系統(tǒng)時鐘形成原理圖如圖2所示。AD9852有關(guān)分或單端兩種參考時鐘形式，它們既可以直接形成系統(tǒng)時鐘，又可以通過參考時鐘倍頻器倍頻后形成系統(tǒng)時鐘，選擇哪種參考時鐘和是否通過參考時鐘倍頻器倍頻可由用戶根據(jù)需要自行設(shè)置；異步的外部更新時鐘經(jīng)過邊沿檢測電路后與系統(tǒng)時鐘同步，形成上升沿，觸內(nèi)部控制寄存器更新內(nèi)容。從上述分析中可以看出，只有三處AD9852芯片參考時鐘同步，才能避免它們系統(tǒng)時鐘彼此之間不同步。下面介紹影響三片AD9852芯片同步工作的幾個關(guān)鍵信號。
3.1 參考時鐘信號
實現(xiàn)多片AD9852芯片同步的首要要求是每個AD9852的輸入?yún)⒖紩r鐘之間必須有最小的相位差。本系統(tǒng)要求用一個時鐘信號源產(chǎn)生四路相干時鐘分別分配給EPLD和三片AD9852，這給保證時鐘信號的驅(qū)動能力和信號完整性帶來了難度。本系統(tǒng)的解決辦法是將溫補晶振產(chǎn)生的信號首先傳送到一個零延遲時鐘驅(qū)動芯片CY2305的輸入端，再由該芯片輸出四路同步時鐘信號，其中一路時鐘直接供給EPLD，其它三路時鐘分別輸入給三個MAX9371芯片，此芯片把輸入的單端LVTTL電平時鐘轉(zhuǎn)化成差分LVPECL電平時鐘后，再分別輸入給三片AD9852芯片。為了使輸入到每個AD9852的參考時鐘信號的延遲時間保持一致，需要采用蛇形差分對的走線方法精心布線，使參考時鐘PCB走線距離相同。本系統(tǒng)AD9852的參考時鐘之所以采用差分輸入模式，是因為它不僅可以抑制時鐘信號上的共模噪聲，而且它還具有最小的率和更短的上升和下降時間（小于1ns）。
3.2 更新時鐘信號
在對AD9852進(jìn)行控制編程時，寫入AD9852的數(shù)據(jù)首先被緩存在內(nèi)部的I/O緩沖寄存器中，不會影響到AD9852的工作狀態(tài)；只有當(dāng)AD9852的更新時鐘信號的上升沿到來時，觸發(fā)I/O緩沖寄存器把數(shù)據(jù)傳送給內(nèi)部控制寄存器以后才改變AD9852的工作狀態(tài)。更新時鐘信號的產(chǎn)生有兩種方式，一種是由AD9852芯片內(nèi)部自動地產(chǎn)生，用戶可以對更新時鐘的頻率進(jìn)行編程來產(chǎn)生固定周期的內(nèi)部更新時鐘；另一種是由用戶提供外部更新時鐘，此時AD9852 I/O UD引腳為輸入引腳，由外部控制器提供信號。
在同時定改三片AD9852內(nèi)部的頻率和相痊控制寄存器的過程中，為了防止因數(shù)據(jù)建立和保持時間的原因而出現(xiàn)編程信息傳輸錯亂，使AD9852的輸出信號失去同步，本系統(tǒng)使用由EPLD提供的同一個外部更新時鐘信號。若使用AD9852內(nèi)部更新模式，盡管可以簡化系統(tǒng)設(shè)計，但因為AD9852內(nèi)部時鐘頻率較高，會受到AD8952接口速率的限制，使AD9852的控制時序不易控制。對外部更新時鐘信號的PCB布線同參考時鐘的要求一樣，必須使它的上升沿同時到達(dá)每片AD9852.
3.3
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